チップレット - 版の履歴

2024年5月20日 (月) 01:43にAdministratorによる

2024-05-20T01:43:34Z

← 古い版		2024年5月20日 (月) 01:43時点における版
26行目:		26行目:
	*[[GPU]]		*[[GPU]]
	*[[SoC]]		*[[SoC]]

			[[category: CPU]]

240A:6B:190:6537:15BF:424F:7AB4:B6CA: /* 概要 */

2019-01-25T16:10:15Z

概要

← 古い版		2019年1月25日 (金) 16:10時点における版
15行目:		15行目:
	さらに[[GPU]]や[[モデム]]などのコアの搭載・非搭載を簡単に選択できるようになるため、これらを新型に交換した新製品をサクサク製造できるようになる。		さらに[[GPU]]や[[モデム]]などのコアの搭載・非搭載を簡単に選択できるようになるため、これらを新型に交換した新製品をサクサク製造できるようになる。

	~~また発熱の少ないコアなどは三次元的に積み上げることで大きさを抑制することもできる。三次元的な接続は配線の長さを短くでき、かついわゆる~~[[等長配線]]~~なんかの設計も楽になる。~~		また発熱の少ないコアなどは三次元的に積み上げることで大きさを抑制することもできる。三次元的な接続は配線の長さを極端に短くできるため消費電力を大幅に抑えることができる。さらにいわゆる[[等長配線]]なんかの設計も大幅に楽になる。

	欠点としては大きい半導体を一発で製造しても不良品がほとんど出ないという状態と比べると組立工程のコストが増大する分だけ不利となる。ただ[[歩留まり]]が絶望的に悪いという状況下では利点になる。		欠点としては大きい半導体を一発で製造しても不良品がほとんど出ないという状態と比べると組立工程のコストが増大する分だけ不利となる。ただ[[歩留まり]]が絶望的に悪いという状況下では利点になる。

2019年1月25日 (金) 16:05に240A:6B:190:6537:15BF:424F:7AB4:B6CAによる

2019-01-25T16:05:42Z

← 古い版		2019年1月25日 (金) 16:05時点における版
15行目:		15行目:
	さらに[[GPU]]や[[モデム]]などのコアの搭載・非搭載を簡単に選択できるようになるため、これらを新型に交換した新製品をサクサク製造できるようになる。		さらに[[GPU]]や[[モデム]]などのコアの搭載・非搭載を簡単に選択できるようになるため、これらを新型に交換した新製品をサクサク製造できるようになる。

	また発熱の少ないコアなどは三次元的に積み上げることで大きさを抑制することもできる。三次元的な接続は配線の長さを短くでき、かついわゆる等長配線なんかの設計も楽になる。		また発熱の少ないコアなどは三次元的に積み上げることで大きさを抑制することもできる。三次元的な接続は配線の長さを短くでき、かついわゆる[[等長配線]]なんかの設計も楽になる。

	欠点としては大きい半導体を一発で製造しても不良品がほとんど出ないという状態と比べると組立工程のコストが増大する分だけ不利となる。ただ[[歩留まり]]が絶望的に悪いという状況下では利点になる。		欠点としては大きい半導体を一発で製造しても不良品がほとんど出ないという状態と比べると組立工程のコストが増大する分だけ不利となる。ただ[[歩留まり]]が絶望的に悪いという状況下では利点になる。

	ようするに半導体のための半導体による半導体サイズの[[マザーボード]]~~だな。~~		ようするに半導体のための半導体による半導体サイズの[[マザーボード]]だな。俗にいう[[ワンチップマイコン]]の最新の姿であるとも言える。

	==関連項目==		==関連項目==

2019年1月25日 (金) 16:04に240A:6B:190:6537:15BF:424F:7AB4:B6CAによる

2019-01-25T16:04:17Z

← 古い版		2019年1月25日 (金) 16:04時点における版
3行目:		3行目:
	[[マザーボード]]などに搭載されている「[[チップセット]]」と名前が似ているがまったくの別物である。		[[マザーボード]]などに搭載されている「[[チップセット]]」と名前が似ているがまったくの別物である。
	==概要==		==概要==
	半導体プロセスの微細化と比例して[[歩留まり]]の悪化による製造コストの増加が問題になった。そこで[[シリコンウェーハ]]の無駄を減らすべく、1個の大きい半導体を1回で生成するのではなく、複数の小さい半導体を製造して、あとから結合するという方法が考案された。		半導体プロセスの微細化と比例して[[歩留まり]]の悪化による製造コストの増加が問題になった。

	~~たとえば8コアの~~[[~~CPU~~]]であれば、1回で製造する従来方式だと1コアでも不良品であれば残り7コアが優良品でも捨てることになっていた。一方でチップレットでは1コアごとに製造して後から結合ので優良7コアは無駄にならない。		そこで[[シリコンウェーハ]]の無駄を減らすべく、1個の大きい半導体を1回で生成するのではなく、複数の小さい半導体を製造して、レゴブロックの如く後から結合するという方法が考案された。

	また、各コアを繋げる[[クロスバースイッチ]]~~などを大きめのプロセスで作ることで、微細化するほど高電圧に弱くなる問題も解決でき、また微細化のあまり必要のないI~~/~~Oなどのコアも安価に製造することができる。~~		たとえば8コアの[[CPU]]であれば、一発で製造する従来方式だと1コアでも不良品があれば残り7コアが優良品でも捨てることになっていた（実際はコア数が少ない下位モデルとして販売されることが多い）。

			一方でチップレットでは1コアごとに製造して、後から結合することで１個の製品を作り上げるので1コアが欠陥品でも優良7コアは無駄にならない。

			また、各コアを繋げる[[クロスバースイッチ]]などを大きめのプロセスで作ることで、微細化するほど高電圧に弱くなる問題も解決でき、微細化のあまり必要のないI/Oなどのコアは安価に製造することができる。

	さらに[[GPU]]や[[モデム]]などのコアの搭載・非搭載を簡単に選択できるようになるため、これらを新型に交換した新製品をサクサク製造できるようになる。		さらに[[GPU]]や[[モデム]]などのコアの搭載・非搭載を簡単に選択できるようになるため、これらを新型に交換した新製品をサクサク製造できるようになる。

			また発熱の少ないコアなどは三次元的に積み上げることで大きさを抑制することもできる。三次元的な接続は配線の長さを短くでき、かついわゆる等長配線なんかの設計も楽になる。

	欠点としては大きい半導体を一発で製造しても不良品がほとんど出ないという状態と比べると組立工程のコストが増大する分だけ不利となる。ただ[[歩留まり]]が絶望的に悪いという状況下では利点になる。		欠点としては大きい半導体を一発で製造しても不良品がほとんど出ないという状態と比べると組立工程のコストが増大する分だけ不利となる。ただ[[歩留まり]]が絶望的に悪いという状況下では利点になる。

	ようするに半導体のための半導体による半導体サイズの[[マザーボード]]だな。		ようするに半導体のための半導体による半導体サイズの[[マザーボード]]だな。

	==関連項目==		==関連項目==

2018年12月12日 (水) 05:31にimported>Iol22201による

2018-12-12T05:31:25Z

← 古い版		2018年12月12日 (水) 05:31時点における版
9行目:		9行目:
	また、各コアを繋げる[[クロスバースイッチ]]などを大きめのプロセスで作ることで、微細化するほど高電圧に弱くなる問題も解決でき、また微細化のあまり必要のないI/Oなどのコアも安価に製造することができる。		また、各コアを繋げる[[クロスバースイッチ]]などを大きめのプロセスで作ることで、微細化するほど高電圧に弱くなる問題も解決でき、また微細化のあまり必要のないI/Oなどのコアも安価に製造することができる。

	さらに[[GPU]]や[[モデム]]~~などのコアを搭載・非搭載を簡単にでき、またこれらを新型に交換した新製品などをサクサク製造できるようになる。~~		さらに[[GPU]]や[[モデム]]などのコアの搭載・非搭載を簡単に選択できるようになるため、これらを新型に交換した新製品をサクサク製造できるようになる。

	~~欠点としては大きいのを一発で製造しても不良品がほとんど出ないという状態であれば組立工程のコストで赤字になるという点がある。ただ~~[[歩留まり]]が絶望的に悪いという状況下では利点になる。		欠点としては大きい半導体を一発で製造しても不良品がほとんど出ないという状態と比べると組立工程のコストが増大する分だけ不利となる。ただ[[歩留まり]]が絶望的に悪いという状況下では利点になる。

	ようするに半導体のための半導体による半導体サイズの[[マザーボード]]だな。		ようするに半導体のための半導体による半導体サイズの[[マザーボード]]だな。

2018年12月6日 (木) 07:11に180.15.192.154による

2018-12-06T07:11:23Z

← 古い版		2018年12月6日 (木) 07:11時点における版
8行目:		8行目:

	また、各コアを繋げる[[クロスバースイッチ]]などを大きめのプロセスで作ることで、微細化するほど高電圧に弱くなる問題も解決でき、また微細化のあまり必要のないI/Oなどのコアも安価に製造することができる。		また、各コアを繋げる[[クロスバースイッチ]]などを大きめのプロセスで作ることで、微細化するほど高電圧に弱くなる問題も解決でき、また微細化のあまり必要のないI/Oなどのコアも安価に製造することができる。

			さらに[[GPU]]や[[モデム]]などのコアを搭載・非搭載を簡単にでき、またこれらを新型に交換した新製品などをサクサク製造できるようになる。

	欠点としては大きいのを一発で製造しても不良品がほとんど出ないという状態であれば組立工程のコストで赤字になるという点がある。ただ[[歩留まり]]が絶望的に悪いという状況下では利点になる。		欠点としては大きいのを一発で製造しても不良品がほとんど出ないという状態であれば組立工程のコストで赤字になるという点がある。ただ[[歩留まり]]が絶望的に悪いという状況下では利点になる。

2018年12月6日 (木) 07:08に180.15.192.154による

2018-12-06T07:08:13Z

← 古い版		2018年12月6日 (木) 07:08時点における版
1行目:		1行目:
	'''チップレット'''（[[英語]]：Chiplet）とは、[[CPU]]や[[GPU]]などの[[半導体]]をコア単位で製造して、あとからレゴブロックのように合体させることでひとつの製品を作り出す方式である。		'''チップレット'''（[[英語]]：Chiplet）とは、[[CPU]]や[[GPU]]などの[[半導体]]をコア単位で製造して、あとからレゴブロックのように合体させることでひとつの製品を作り出す方式である。

			[[マザーボード]]などに搭載されている「[[チップセット]]」と名前が似ているがまったくの別物である。
	==概要==		==概要==
	半導体プロセスの微細化と比例して[[歩留まり]]の悪化による製造コストの増加が問題になった。そこで[[シリコンウェーハ]]の無駄を減らすべく、1個の大きい半導体を1回で生成するのではなく、複数の小さい半導体を製造して、あとから結合するという方法が考案された。		半導体プロセスの微細化と比例して[[歩留まり]]の悪化による製造コストの増加が問題になった。そこで[[シリコンウェーハ]]の無駄を減らすべく、1個の大きい半導体を1回で生成するのではなく、複数の小さい半導体を製造して、あとから結合するという方法が考案された。

180.15.192.154: ページの作成:「'''チップレット'''（英語：Chiplet）とは、CPUやGPUなどの半導体をコア単位で製造して、あとからレゴブロックのよう…」

2018-12-06T07:07:20Z

ページの作成:「'''チップレット'''（英語：Chiplet）とは、CPUやGPUなどの半導体をコア単位で製造して、あとからレゴブロックのよう…」

新規ページ

'''チップレット'''（[[英語]]：Chiplet）とは、[[CPU]]や[[GPU]]などの[[半導体]]をコア単位で製造して、あとからレゴブロックのように合体させることでひとつの製品を作り出す方式である。
==概要==
半導体プロセスの微細化と比例して[[歩留まり]]の悪化による製造コストの増加が問題になった。そこで[[シリコンウェーハ]]の無駄を減らすべく、1個の大きい半導体を1回で生成するのではなく、複数の小さい半導体を製造して、あとから結合するという方法が考案された。

たとえば8コアの[[CPU]]であれば、1回で製造する従来方式だと1コアでも不良品であれば残り7コアが優良品でも捨てることになっていた。一方でチップレットでは1コアごとに製造して後から結合ので優良7コアは無駄にならない。

また、各コアを繋げる[[クロスバースイッチ]]などを大きめのプロセスで作ることで、微細化するほど高電圧に弱くなる問題も解決でき、また微細化のあまり必要のないI/Oなどのコアも安価に製造することができる。

欠点としては大きいのを一発で製造しても不良品がほとんど出ないという状態であれば組立工程のコストで赤字になるという点がある。ただ[[歩留まり]]が絶望的に悪いという状況下では利点になる。

ようするに半導体のための半導体による半導体サイズの[[マザーボード]]だな。
==関連項目==

*[[CPU]]
*[[GPU]]
*[[SoC]]