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== CISCの欠点 ==
[[CISC]]は[[RISC]]に比べ複雑であり回路規模が大きくなる。
回路規模が大きくなれば配線長が長くなり信号遅延が大きくなる関係で[[クロック周波数]]を上げにくい。
また、[[ダイサイズ]]が大きいほど1枚の[[ウェハー]]から取れる数も[[歩留まり]]も悪化する。
== RISCの欠点 ==
RISCはCISCと比べ「[[メモリ]]と[[CPU]]の間の転送量」が多くなる。
たとえば単純な[[足し算]]を例にするとCISCでは1命令で済む。
add r/m32, r32
一方、RISCは3命令が必要になる。
load r001, Mem
add r003, r001, r002
store r003, Mem
つまりRISCの場合は最低3倍のメモリ帯域が必要であり、
処理内容によっては数十倍のメモリ帯域が必要となる。
そしてメモリ帯域が不足すればCPUは空回りすることになる。
== ハイブリット型の登場 ==
そこで登場したのがハイブリット型である。
メモリからCPUにはCISCで送信し、CPU内部でCISC命令をRISC命令群に分解するという方式である。
分解処理が入るものの、双方の利点が得られる。
まるで圧縮アルゴリズムだね。
[[インテル]]は[[Pentium Pro]]から「[[MicroOps]]」という名称でこの方式を採用し、
[[Pentium M]]の「[[MicroOps Fusion]]」、
[[Core 2]]の「[[Micro Fusion]]」などと進化を続けている。
== 結論 ==
バランス間隔が重要。
[[CISC]]は[[RISC]]に比べ複雑であり回路規模が大きくなる。
回路規模が大きくなれば配線長が長くなり信号遅延が大きくなる関係で[[クロック周波数]]を上げにくい。
また、[[ダイサイズ]]が大きいほど1枚の[[ウェハー]]から取れる数も[[歩留まり]]も悪化する。
== RISCの欠点 ==
RISCはCISCと比べ「[[メモリ]]と[[CPU]]の間の転送量」が多くなる。
たとえば単純な[[足し算]]を例にするとCISCでは1命令で済む。
add r/m32, r32
一方、RISCは3命令が必要になる。
load r001, Mem
add r003, r001, r002
store r003, Mem
つまりRISCの場合は最低3倍のメモリ帯域が必要であり、
処理内容によっては数十倍のメモリ帯域が必要となる。
そしてメモリ帯域が不足すればCPUは空回りすることになる。
== ハイブリット型の登場 ==
そこで登場したのがハイブリット型である。
メモリからCPUにはCISCで送信し、CPU内部でCISC命令をRISC命令群に分解するという方式である。
分解処理が入るものの、双方の利点が得られる。
まるで圧縮アルゴリズムだね。
[[インテル]]は[[Pentium Pro]]から「[[MicroOps]]」という名称でこの方式を採用し、
[[Pentium M]]の「[[MicroOps Fusion]]」、
[[Core 2]]の「[[Micro Fusion]]」などと進化を続けている。
== 結論 ==
バランス間隔が重要。
